 SystemVerilog验证培训 |
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班级规模及环境 |
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为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限3到5人，多余人员安排到下一期进行。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦
近开课时间(周末班/连续班/晚班）：SystemVerilog验证培训：2018年4月9日 |
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学时 |
◆课时： 共5天,30学时
◆外地学员：代理安排食宿（需提前预定）
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
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新优惠 |
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◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后免费提供一个月的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 |
SystemVerilog验证培训
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第一阶段 |
课程说明：
SystemVerilog验证是数字电路验证工程师必须掌握的一项基本技能。通过SystemVerilog验证课程的学习可以快速成为一名合格的IC验证工程师，构建基于SystemVerilog语言的Testbench，熟练掌握验证流程和验证工作规划。
课程大纲：
1.?SystemVerilog 验证平台的架构
2.?SystemVerilog 语义语法
3.?SystemVerilog 并发操作机制
4.?Object Oriented Programming (OOP) 面向对象的编程
5.?SystemVerilog 内部通信机制
6.?SystemVerilog 验证技巧 |
第二阶段 |
课程说明：
SystemVerilog验证方法学是数字电路验证技术课程，是数字电路验证工程师需要掌握的一项技能。该课程不仅是对SystemVerilog验证方法的理论描述，更重要的是对SystemVerilog验证方法学的理论和用法的归纳，总结和升华，通过验证方法学课程的学习可以快速成为一名优秀的IC验证工程师。
课程大纲：
1. SystemVerilog验证平台的架构
2. SystemVerilog消息服务机制
3. SystemVerilog 数据建模
4. 激励生成
5. 开发流程和要点
6. 验证方法学使用技巧
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第三阶段 |
UVM验证方法学是针对数字电路验证技术高级学员的课程，是数字电路验证工程师需要掌握的一项高级技能。该课程不仅是对UVM验证方法的理论描述，更重要的是对UVM验证方法学的理论和用法的归纳，总结和升华，通过UVM验证方法学课程的学习可以快速成为一名优秀的IC验证工程师。
课程大纲：
1. UVM 验证平台的架构
2. UVM 消息服务机制
3. UVM 数据建模
4. UVM component configuration
5. communication 要点
6. UVM 技巧
7. UVM sequence |
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