电源总线上大量的电流瞬变增加了FPGA设计的复杂性。这种电流瞬变通常与SSO/SSN有关。插入电感非常小的电容器将提供局部高频能量，可用来消除电源总线上的开关电流噪声。这种防止高频电流进入器件电源的去耦电容必须非常靠近FPGA(小于1cm)。有时会将许多小电容并联到一起作为器件的局部能量存储，并快速响应电流的变化需求。

　　总的来说，去耦电容的布线应该绝对的短，包括过孔中的垂直距离。即便是增加一点点也会增加导线的电感，从而降低去耦的效果。

　　图3-典型的PCB叠层和设计要素(注意BGA焊盘要偏离于过孔)。

　　其他技术

　　随着信号速度的提高，要在电路板上轻松地传输数据变得日益困难。可以利用其他一些技术来进一步提升PCB的性能。

　　首先也是最明显的方法就是简单的器件布局。为最关键的连接设计最短和最直接的路径已经是常识了，但不要低估了这一点。既然最简单的策略可以得到最好的效果，何必还要费力去调整板上的信号呢？

　　几乎同样简要的方法是要考虑信号线的宽度。当数据率高达622MHz甚至更高时，信号传导的趋肤效应变得越发突出。当距离较长时，PCB上很细的走线(比如4个或5个mil)将对信号形成很大的衰减，就像一个没有设计好的具有衰减的低通滤波器一样，其衰减随频率增加而增加。背板越长，频率越高，信号线的宽度应越宽。对于长度大于20英寸的背板走线，线宽应该达到10或12mil。

　　通常， 板子上最关键的信号是时钟信号。当时钟线设计得太长或不好的话，就会为下游放大抖动和偏移，尤其是速度增加的时候。应该避免使用多个层来传输时钟，并且不要在时钟线上有过孔，因为过孔将增加阻抗变化和反射。如果必须用内层来布设时钟，那么上下层应该使用地平面来减小延迟。当设计采用FPGA PLL时，电源平面上的噪声会增加PLL抖动。如果这一点很关键，可以为PLL创建一个“电源岛”，这种岛可以利用金属平面中的较厚蚀刻来实现PLL模拟电源和数字电源的隔离。

 

差分走线设计建立在阻抗受控的PCB原理上。其模型有点像同轴电缆。在阻抗受控的PCB上，金属平面层可以当作屏蔽层，绝缘体是FR4层压板，而导体则是信号走线对(见图1)。FR4的平均介电常数在4.2到4.5之间。由于不知道制造误差，有可能导致对铜线的过度蚀刻，最终造成阻抗误差。计算PCB走线阻抗的最精确方法是利用场解析程序(通常是二维，有时候用三维)，它需要利用有限元对整个PCB批量直接解麦克斯韦方程。该软件可以根据走线间距、线宽、线厚以及绝缘层的高度来分析EMI效应。

　　图1：同轴电缆和PCB的比较。

　　100Ω特征阻抗已经成为差分连接线的行业标准值。100Ω的差分线可以用两根等长的50Ω单端线制作。由于两根走线彼此靠近，线间的场耦合将减小线的差模阻抗。为了保持100Ω的阻抗，走线的宽度必须减小一点。结果，100Ω差分线对中每根线的共模阻抗将比50欧略为高一点。

　　理论上走线的尺寸和所用的材料决定了阻抗，但过孔、连接器乃至器件焊盘都将在信号路径中引入阻抗不连续性。不用这些东西通常是不可能的。有时候，为了更合理的布局和布线，就需要增加PCB的层数，或者增加像埋孔这类功能。埋孔只连接PCB的部分层，但是在解决传输线问题的同时，也增加了板子的制作成本。但有时候根本没有选择。随着信号速度越来越快，空间越来越小，像对埋孔这类的额外需求开始增加，这些都应成为PCB解决方案的成本要素。